電子發燒友網報道（文/吳子鵬）從私有架構走向開放架構，這股浪潮正在深刻影響全球半導體產業。作為一種開放的指令集架構（ISA），RISC-V 憑借其開放性和模塊化設計，為開發者提供了前所未有的自由度和靈活性，正從早期采用者階段跨越到主流市場。

RISC-V已進入主流市場，圖源：新思科技

根據咨詢公司 SHD Group 的研究數據，2024 年全球 RISC-V 芯片的出貨量超過 18 億顆，2030 年將突破 160 億顆，年復合增長率超過 40%。如今，幾乎所有半導體廠商都有在研的 RISC-V 芯片項目。同時，超大規模企業、汽車 OEM 及一級供應商等也在積極參與其中。然而，RISC-V 的定制化優勢也帶來了驗證領域的新課題：如何在滿足多樣化設計需求的同時，確保芯片質量達到業界標桿水平。為此，新思科技（Synopsys）經過七年多的 RISC-V 驗證實踐，總結出一套完整的驗證方法論，助力整個行業應對這一挑戰。

全球RISC-V芯片市場規模，圖源：新思科技

RISC-V 的價值與挑戰

RISC-V 的模塊化 ISA 允許開發者根據特定需求添加或去除相關功能，從而打造出真正適配特定應用場景的處理器。這一特性使得無論是物聯網領域的微控制器（MCU）、AI 場景的專用加速器，還是高性能應用處理器（CPU），都能在 ISA 與微架構層面實現深度定制，基于 RISC-V 構建 “領域專屬處理器”，進而形成業務差異化優勢。

這種創新模式具有極高的技術靈活性，重塑了整個產業鏈的成本結構與創新節奏。以芯片創新為例，過去十多年，SoC 的差異化更多圍繞主頻、制程、外圍接口等維度展開，如今 RISC-V 的模塊化 ISA 將差異化創新重新從封裝層面拉回內核層面，讓內核再次成為技術壁壘。

從商業視角來看，RISC-V 的模塊化 ISA 讓 CPU 設計回歸“菜單點菜”模式，也可形象地稱為“搭樂高式”芯片設計。而傳統架構（x86/ARM）采用的是“套餐”模式：無論是手機 SoC 還是車載 MCU，都必須為可能根本用不到的浮點運算、SIMD（單指令多數據）等特性支付成本。

然而，隨著 RISC-V 的普及，驗證挑戰也日益凸顯。RISC-V 芯片驗證面臨設計復雜性、資源限制及驗證效率等多重難題，具體表現為：

難題一：設計源頭與場景的多樣性

RISC-V 芯片的設計源頭可能是自研、開源 RTL或供應商授權 IP，部分場景還需添加自定義指令（如 DSP 指令、矩陣乘法指令）。若芯片面向外部軟件開發，還需額外驗證邊角案例（Conner Case），以揭示系統在極限狀況下的性能和穩定性。

難題二：用戶與開發者的質量預期偏差

終端用戶期望 RISC-V 芯片質量對標基于 ARM 架構的芯片，后者需通過 101?次驗證周期（相當于 1 萬臺 RTL 模擬器全年 24/7 不間斷運行）確保穩定性。但多數 RISC-V 芯片開發者面臨專業能力、驗證方法論與資源的三重缺口，難以彌合這一質量鴻溝。

難題三：團隊經驗的適配難題

多數驗證工程師更擅長 SoC 級驗證，缺乏處理器全面驗證的經驗。盡管處理器驗證與 SoC 驗證一樣需要全面技術支持，但前者對參考模型的質量和功能完整性要求更高。因此，設計團隊需深度參與驗證流程，如何實現高效協同成為項目落地的關鍵挑戰。

RISC-V全面驗證價值凸顯

由此可見，在 RISC-V 生態中，處理器 IP 開發者與終端用戶之間存在顯著的“驗證認知偏差”。其開放性、模塊化和可定制化特性進一步加劇了狀態空間的復雜性，帶來了前所未有的驗證挑戰。要解決這些問題，需要一套完善的驗證計劃：整合動態驗證與形式化驗證技術，覆蓋所有可能的指令組合和狀態轉換，確保最終設計出來的 RISC-V 芯片在復雜場景下的可靠性。

全面驗證方法將從技術、應用、生態三大維度賦能 RISC-V 的發展。首先，該方法能應對 RISC-V 架構的復雜性，彌補開源生態中的質量缺口——通過標準化驗證流程和經過硅驗證（Silicon-proven）的工具鏈，確保設計符合規范且具備硬件可靠性。同時，它不再依賴手動編寫測試用例，可顯著提升驗證效率、縮短開發周期。

其次，全面驗證方法能保障安全與功能正確性。當前，RISC-V 芯片應用已延伸至工業自動化、醫療電子、汽車電子等關鍵領域，這些領域對功能安全、信息安全的要求更為嚴苛。過往案例表明，即便 100% 設計正確的芯片，也可能因環境條件、α 粒子碰撞、硅老化效應等問題出現安全隱患。而借助功能覆蓋率（Functional Coverage）和形式化驗證工具，可有效保障功能安全與信息安全。

最后是生態層面的加持，全面驗證方法不僅是質量保障工具，更是推動 RISC-V 生態擴展的關鍵。它能顯著提升各行業使用 RISC-V 芯片的信心，進一步促進產業繁榮。

新思科技提供一站式 RISC-V 驗證解決方案

作為半導體、人工智能、汽車電子及軟件安全等產業的核心技術驅動者，新思科技始終走在 RISC-V 驗證領域的前沿，構建了一套覆蓋形式化驗證和動態驗證的完整方案。

新思科技RISC-V處理器驗證方案，圖源：新思科技

形式化驗證：為 RISC-V 設計提供全面的分析和調試技術

形式化驗證利用數學邏輯證明設計是否符合規范，無需依賴測試用例。新思科技的 VC Formal 是業內主流的形式化驗證工具，原生集成 Synopsys VCS?、Verdi?、VC SpyGlass?、VC Z01X 故障模擬及其他新思科技設計與驗證解決方案。針對 RISC-V 處理器單元設計的特性，VC Formal 提供的核心能力包括：

• 屬性驗證（FPV）：結合預定義的 RISC-V 斷言 IP（AIP），檢查設計是否滿足特定功能屬性，是模型檢查的核心應用形式。
• 時序等效性檢查（SEQ）：用于對比兩個設計（如添加新功能前后的 RISC-V 處理器設計）在時序邏輯行為上是否一致，確保設計修改未引入功能偏差。此外，數據路徑驗證（DPV）作為 SEQ 的細分應用，專注于驗證處理器中數據運算與傳輸路徑（如 ALU、乘法器等）的功能正確性。
• 寄存器驗證（FRV）：從形式上驗證配置寄存器的行為，如 “只讀”“讀/寫”“復位值” 等屬性，無需再通過定向測試驗證。
• 安全驗證（FSV）：從形式上確保安全數據不會流向非安全目標，并保障數據完整性。

在這個環節里，新思科技提供完整的 RISC-V 斷言 IP 庫，包含各類高性能、優化后的 RISC-V 斷言 IP，可用于驗證標準總線協議，且兼容新思科技 VC 形式化解決方案與 VCS 仿真。用戶可直接調用該 IP 庫，無需從零構建斷言 IP，大幅縮短驗證啟動時間。

動態驗證：讓 RISC-V 龐大的狀態空間不再棘手

由于 RISC-V 是一套基于開放標準的 ISA，設計人員可自由設計和擴展定制處理器，同時仍能與不斷發展的配套工具及軟件生態系統保持兼容。但對于驗證工作而言，RISC-V 這一特性導致狀態空間極速膨脹。動態驗證通過模擬實際運行場景，確保 RISC-V 處理器功能正確性。新思科技在該領域提供的核心工具包括 ImperasDV 協同仿真環境、STING 測試生成工具等，同時設計人員還可借助新思科技的 AI 助手 ——VSO.ai 加速動態驗證進程。

其中，ImperasDV 是 RISC-V 處理器動態驗證的核心平臺，關鍵組件包括 ImperasDV、ImperasFPM、RISC-V 驗證接口（RVVI）、ImperasFC，核心邏輯為 “RTL 與參考模型并行仿真 + 實時狀態對比”，可有效覆蓋 RISC-V 處理器龐大的狀態空間。ImperasDV 提供鎖步比較設計驗證方法，允許在 SystemVerilog 環境中運行被測設備（DUT）并構建自動化驗證平臺，且能與新思科技的 VCS 仿真工具和 Verdi 調試工具無縫集成，進一步提升驗證效率。此外，ImperasFC 針對 RISC-V 指令集架構的每一項擴展提供自動化功能覆蓋，解決了傳統動態驗證中 “手工編寫測試用例效率低、覆蓋不全” 的問題。

STING 是用于驗證 RISC-V 處理器和 SoC 的隨機自檢測試生成器，支持多核架構，并可配置整個系統的地址空間、緩存層級等參數。通過在底層隨機生成測試場景，STING 能在較短時間內完成對復雜硬件的驗證，加速驗證過程。同時，STING 提供多樣化測試開發機制（包括約束隨機測試、定向測試、復雜場景測試等），兼顧靈活性與易用性，可提升測試覆蓋面與準確性。此外，它還支持 “左移” 驗證流程，同一套測試激勵可貫穿多平臺，減少重復開發工作量。

綜上所述，新思科技的 RISC-V 驗證方案通過 “動態 + 形式化” 的技術整合，為開發者提供了一套可落地、高可靠的驗證路徑。該方案不僅解決了當前 RISC-V 驗證的核心痛點，更支撐了 RISC-V 生態的多元化擴張，成為推動開放架構在各垂直領域落地的關鍵基礎設施。