電子發燒友網報道（文/黃晶晶）先進封裝是突破算力危機的核心路徑。2.5D/3D Chiplet異構集成可破解內存墻、功耗墻與面積墻，但面臨多物理場分析、測試容錯等EDA設計挑戰。現有EDA工具已經無法滿足AI算力芯片對于異構集成的需求。日前，珠海硅芯科技有限公司創始人兼首席科學家趙毅博士在2025灣芯展上接受媒體采訪，分享了AI算力芯片突破以及EDA設計工具發展等話題。

算力芯片堆疊的幾種形態

趙毅分析，目前主流的算力芯片堆疊主要有三種形態。

一是邏輯芯片加HBM，當前以GPU為主，將來可能會有RISC-V CPU或基于X86 CPU甚至FPGA+HBM的形式。二是在第一個形態中進行拆解，將單顆CPU或者RISC-V架構CPU做成計算Die，再加上IO Die，外掛HBM。或是將純CPU拆成一分二或一分四。三是不掛HBM，而是與其他邏輯計算芯片組成一個微計算系統。

在這幾種形態中，裂變最簡單但也最復雜的是將CPU拆成一分二或一分四，但面臨著CPU Die的接口互聯、通訊方式、協議、傳輸線等問題，在物理實現上具有挑戰。

另外，如果外掛HBM，由于目前HBM協議相對固定，限定了EDA工具的功能選擇。但預計下一代HBM堆疊到邏輯芯片上，將面臨著跨工藝跨介質進行參數提取、布局布線等問題。同時隨著國產存儲顆粒在AI算力芯片上的應用成熟，還要考慮適配國產存儲顆粒等問題。

更進一步，隨著工藝的提升，微系統的實現有賴超異構，例如ADC+FPGA+CPU這樣龐大的系統如何互聯，這是堆疊場景才出現的設計，也給EDA工具帶來挑戰。

硅芯3Sheng平臺后端設計工具鏈的優勢

基于以上算力芯片堆疊的發展趨勢，珠海硅芯科技專注于2.5D/3D堆疊芯片EDA工具研發及產業化。公司自主研發的3Sheng Integration Platform平臺涵蓋物理設計、分析仿真和測試容錯三大板塊，包含3ShengZenith架構設計中心、3ShengRanger物理設計中心、3ShengOcean測試容錯中心、3ShengVolcano分析仿真中心、3ShengStratify集成驗證中心五大技術模塊，提供從系統級建模到芯片集成驗證的全流程工具鏈，填補國內2.5D/3D芯片設計關鍵技術空白。



3ShengZenith架構設計中心支持系統級建模與Chiplet拆分，3ShengRanger物理設計中心實現2.5D/3D芯片布局布線，3ShengOcean測試容錯中心提供多芯片自動測試方案，3ShengVolcano分析仿真中心進行多物理場協同仿真，3ShengStratify集成驗證中心完成系統級連接性檢查 。該平臺集成TSV布局工具、電熱耦合仿真等技術，解決芯片散熱與信號完整性難題。

趙毅表示，硅芯針對2.5D/3D芯片的后端設計工具鏈具有諸多優勢，包括工具鏈相對齊全，覆蓋從架構設計分析到布局布線、仿真驗證、多DIE驗證等等，還可接入第三方工具。設計與仿真協同，可邊布線邊仿真，提高堆疊芯片的設計效率。另外提供豐富的測試工具，針對堆疊芯片的硅穿孔、Microbonding、以及新型缺陷機制等提供測試方案。



對于硅光器件的設計創新，趙毅談到硅芯科技也在合作伙伴共同探索電與光的深度融合，這涉及到光工藝、傳輸鏈路乃至算法優化等設計上的創新。公司將加大研發投入，推動公司產品在國內外市場的推廣和應用，為客戶帶來更高性能、更高效的芯片設計解決方案。

硅芯科技力促產業鏈生態協同

無論是Chiplet、2.5D/3D 堆疊還是硅光，要想支撐算力與提升能效，光靠單點突破已經不夠。先進封裝遠比傳統復雜，設計需適配工藝，EDA 要前置驗證，制造與封測更要在性能、成本和可靠性間找到平衡。因此，此次展會期間，硅芯科技聯合灣芯展共同打造“Chiplet與先進封裝生態專區”，構建起一個覆蓋技術研發、工藝實現與產業化應用的全鏈條展示平臺。匯聚了幾十家產業鏈核心單位，涵蓋芯片設計與應用、EDA、封裝制造、科研院校及產業聯盟等多領域力量，并以“主題展 + 生態展 + 企業展”三位一體的創新形式立體化呈現。



現場通過芯片實物、動態演示、產業鏈全景圖及企業最新成果，系統解析了先進封裝從“延續摩爾”邁向“超越摩爾”的技術路徑，清晰梳理了從材料、設備到封測應用的完整產業鏈圖譜，集中展示了行業前沿的產品與解決方案，生動呈現了在AI、高性能計算、汽車電子等領域的應用價值。